A8站源码交易平台--Verilog 完成74138译码器
代码编写
首要清晰有哪些输入和输出：
Enable 使能 En0 En1 En2
Input 输入 I0 I1 I2
Output 输出 O0 ~ O7
然后把数据类型用Verilog完成：
//使能端为三个 只有当使能为1 0 0的时候芯片才正常译码
input wire[2:0] En;
//输入端为三个二进制位，对应2^3 = 8，即3-8译码器
input wire[2:0] I;
//输出为八个二进制位
output wire[7:0] O;
再剖析事务逻辑：
什么是事务逻辑？哎呀便是代码的流程啦，说的高端点🤭
要想有正常的译码成果，首要En == 100b
然后译码进程实际上便是个左移的进程数学表达式为 O = 1 << I
假如 En满意条件就输出2成果 不然 输出 0
没了吧
依据事务逻辑剖析编写代码：
//直接接线，然后输出，方便快捷
assign O = (En==3'b100) ? ~(8'b0000_0001 << I) : 8'b0000_0000;
将以上代码组合在一起：
module x74138(En, I, O);
input wire[2:0] En;
input wire[2:0] I;
output wire[7:0] O;
assign O = (En==3'b100) ? ~(8'b0000_0001 << I) : 8'b0000_0000;
endmodule
哒哒~功德圆满！
仿真
直接给上仿真成果吧，怎样配置仿真，其他博主的文章已经写的很完美了，就不再赘述了。
En使能的区域
RTL级电路
